測試設備
涵蓋測試機（ATE）、針測機、測試分類機、探針卡與預燒等，用來確認晶片電氣功能與特性的設備。測試分為晶圓階段的針測與封裝後的最終測試，負責篩選不良品並確保出貨品質。
比較文章（3 篇）
- 晶圓測試與最終測試的差異（半導體測試製程比較）晶圓測試與最終測試最大的差異在於「測試的時機」。晶圓測試（CP）是在封裝前的晶圓狀態下，以針測機量測各晶粒的電氣特性，在封裝前剔除不良晶粒，避免浪費封裝成本，並保證KGD（Know…
- ATPG與BIST的差異（測試圖樣在哪裡產生）差異在於「由誰產生測試圖樣、由誰判定結果」。ATPG 是將 EDA 工具事先產生的圖樣由測試機灌入，與期望值的比對也在測試機端進行。BIST 則是把圖樣產生電路與判定電路做進晶片內…
- HTOL與預燒的差異兩者施加同樣的高溫、高電壓應力，但目的完全相反。預燒是在出貨前把早期不良揪出來剔除的篩選製程，以全數或抽樣方式實施，產出是「已剔除不良的出貨品」。HTOL 是推估磨耗故障何時到來的…
用語解說（47 個）
- 半導體測試設備半導體測試設備是自動檢查半導體晶片的電氣特性與動作，篩選良品與不良品之設備的總稱，大致分為晶圓狀態下的檢查與封裝後的最終測試。
- ATE（自動測試設備）ATE（自動測試設備）是自動且高速檢測半導體晶片電氣特性、功能與性能的設備，對晶片輸入測試圖樣並將輸出訊號與參考值比對，以高速篩選良品與不良品。
- 晶圓針測機晶圓針測機是在晶粒切割前的晶圓狀態下，讓探針卡接觸晶圓上的焊墊並與 ATE 收發測試訊號，以檢測各晶粒電氣特性、判定良否的設備。
- 測試分類機（Test Handler）測試分類機是將已封裝的 IC、SoC 與記憶體晶片自動供應至 ATE 測試座並接觸・回收，再依測試結果自動分類良品／不良品的後段測試自動化設備。
- KGD（已知良品晶粒）KGD（已知良品晶粒）是經過晶圓狀態或單一晶粒的電性測試、預燒等程序，確認可保證動作的良品裸晶，是先進封裝在整合多顆晶粒前確保各晶粒為良品不可或缺的概念。
- 預燒（Burn-in）預燒是在半導體元件出貨前，將其置於高溫、高電壓的加速應力環境中，刻意使早期失效顯現並加以剔除的品質保證製程。
- 系統級測試（SLT）系統級測試（SLT）是在接近實際運作環境的條件下測試半導體晶片的手法，用以發現單純的晶圓測試或傳統ATE測試難以檢出、源自系統運作的不良。
- 探針卡探針卡是讓極細金屬探針（針）接觸晶圓上半導體晶片的電極焊墊，以檢測其電氣特性的介面治具。
- 晶圓測試（晶圓針測）晶圓測試（Wafer Sort）是在將晶圓切割成個別晶片之前，於晶圓狀態下以電性判定各裸晶良否的製程。目的是篩選出不良品，避免在其上投入昂貴的組裝與封裝成本；在先進封裝中也肩負保證…
- 最終測試（FT）最終測試（Final Test）是在封裝後的產品狀態下檢查電氣特性、功能與效能，決定能否出貨及等級的製程。打線不良、封膠應力的影響等只會在組裝後才出現的不良，只能在這裡偵測。由測試…
- 多站點測試（同測數）多站點測試是以1台測試機同時量測多顆晶片的手法，同測數（site數）可達16、32、128平行等規模。由於測試成本幾乎取決於測試機的占用時間，提高平行度是降低每1顆成本最直接的手段…
- DUT板（Load Board）DUT板（Load Board）是置於ATE與待測元件之間、專為各產品設計的介面電路板。它不只是配線板，而是決定訊號品質的傳輸線，需要高速訊號的阻抗匹配，以及能因應電源瞬間變動的去…
- 測試座（Contactor）測試座（接觸器）是在最終測試中連接已封裝元件端子與DUT板的接觸零件，相當於晶圓測試中的探針卡。彈簧針（pogo pin）方式接觸穩定、壽命長；矽膠（silicone rubber…
- ATPG（自動測試圖樣產生）ATPG（自動測試圖樣產生）是以電路的網表（netlist）與故障模型為輸入，由EDA工具自動產生可偵測缺陷之測試圖樣的技術。它會搜尋能夠激發某個故障、並將其影響傳遞到觀測點的輸入…
- 故障涵蓋率故障涵蓋率是表示在假設的故障模型中，能以測試圖樣偵測出的比例之指標。通常以「固定型故障涵蓋率99%」的形式表示，但這終究只是「假設模型範圍內」的數字，時序不良或漏電流不良須以其他模…
- 固定型故障模型（Stuck-At）固定型故障模型是假設訊號線不論輸入為何，都固定在邏輯0或1的簡化故障假設。藉由將物理缺陷抽象化到邏輯層級，使故障清單可以列舉，讓ATPG即使面對大規模電路也能在實際可行的時間內求解…
- 邊界掃描（JTAG）邊界掃描是在晶片各I/O腳位內側配置移位暫存器並串接成鏈，使其可從外部依序讀寫的測試結構，已標準化為IEEE 1149.1（JTAG）。主要用途是電路板組裝後的連接檢查，對端子隱藏…
- HTOL（高溫操作壽命試驗）HTOL（高溫操作壽命試驗）是在約125℃、高於規定的電壓下連續運作約1,000小時，以推估一般使用時之壽命與FIT的加速壽命試驗。它與剔除早期失效的預燒（burn-in）目的不同…
- 溫度循環試驗（TCT）溫度循環試驗是讓元件在-55℃～+125℃等範圍內反覆往返，以評估其對熱膨脹差異所造成之機械應力耐受性的試驗。其目標不是電性劣化，而是結構破壞，對象包括焊點的疲勞裂紋、打線剝離與內…
- HAST（高加速應力試驗）HAST（高加速應力試驗）是在130℃、85%RH、約2大氣壓等高溫高濕且加壓的環境下，於短時間內評估濕度引起之劣化的試驗。加壓後即使超過100℃也能維持高濕度，將以往85℃/85…
- ESD耐受性試驗（HBM、CDM）ESD耐受性試驗是評估元件對靜電放電耐受性的試驗。主要模式有模擬人體接觸情境的HBM（100pF/1.5kΩ，微秒級），以及元件本身帶電後放電的CDM（低阻抗、奈秒級、數A）；在以…
- 閂鎖效應（Latch-up）閂鎖效應是指CMOS結構中寄生形成的pnpn閘流體意外導通，使電源與接地之間持續流過大電流而無法停止的現象。多數情況下會導致導線熔斷或晶片燒毀等不可逆的破壞。基本對策是密集配置井區…
- MSL（濕度敏感等級）MSL（濕度敏感等級）是依JEDEC規範，將表面黏著元件在組裝前可暴露於濕氣的時間（車間壽命，floor life）分為1～6級的指標。目的是防止「爆米花效應」：吸濕的封膠在260…
- 浴缸曲線與 FIT浴缸曲線是將故障率沿時間軸繪製時所呈現的浴缸形曲線，由早期故障期、隨機故障期、磨耗故障期3個階段構成。早期故障在出貨前以預燒（burn-in）剔除，隨機故障率以 FIT（每10億元…
- 加速模型（阿瑞尼斯定律）加速模型是將高溫、高電壓等嚴苛條件下短時間試驗的結果，換算為實際使用條件下壽命的數學式。基本的阿瑞尼斯定律以活化能 Ea 及試驗溫度、使用溫度求出加速因子。Ea 因劣化機制而異，若…
- 故障分析（FA）故障分析（FA）是分析不良元件以找出物理原因的工作；測試回答的是「是否不良」，FA 回答的則是「為什麼不良」。由非破壞性逐步進入破壞性分析，以 OBIRCH 或光發射顯微鏡鎖定不良…
- DPPM（測試漏失）DPPM（Defective Parts Per Million）是表示每出貨100萬個中不良品數量的品質指標，用以量化通過測試而流出到市場的測試漏失（test escape）。消…
- 自適應測試（Adaptive Test）自適應測試是不將固定的測試項目一律套用，而是依量測資料與履歷動態改變測試內容、順序與判定基準的手法。代表例包括由鄰近晶粒分布畫出統計判定線的 PAT，以及依前段製程異常增減測試的運…
- TEG（測試元件群）TEG（測試元件群）是為了以電性評估製程成果，而製作在晶圓上的評估專用測試圖案群。可單獨量測電晶體、電阻、通孔鏈、梳狀導線等，能直接取得從產品電路讀不到的臨界電壓或接觸電阻。主要配…
- 可測試性設計（DFT）可測試性設計（DFT）是在半導體晶片設計階段，預先內建可提高測試效率之電路與結構的設計手法總稱，是現代SoC設計不可或缺的技術。
- 掃描測試掃描測試是可測試性設計（DFT）的代表性手法，將晶片內部的正反器串接成掃描鏈，使內部狀態可以從外部自由設定與觀測。能有效偵測原本無法從外部看見的內部邏輯故障，大幅改善量產測試的涵蓋…
- BIST（內建自我測試）BIST（內建自我測試）是在晶片內部建置測試用電路，讓晶片自行產生測試圖樣並判定結果的可測試性設計（DFT）技術。它能降低對昂貴外部測試機（ATE）的依賴，而且不只在製造時，出貨後…
- 測試程式測試程式是在 ATE（自動測試設備）上執行的軟體，定義對半導體晶片的哪支接腳施加什麼訊號、以什麼順序測試、數值在什麼範圍算合格，以及不合格時分到哪個 bin。它在愛德萬測試的 Sm…
- 測試向量（測試圖樣）測試向量（測試圖樣）是將施加於晶片各輸入接腳的值與各輸出接腳的期望值，依每 1 個時脈週期排列而成的資料，ATE 依此施加輸入，並以輸出是否與期望值一致判定良否。分為源自模擬的功能…
- 參數測試（DC 測試）參數測試（DC 測試）是直接量測半導體晶片的電壓與電流，以數值判定是否落在規格範圍內的測試。使用 ATE 的 PMU，量測確認接腳接觸的開路／短路測試、輸入漏電流、輸出電壓、電源電…
- IDDQ 測試（靜態電源電流測試）IDDQ 測試是量測 CMOS 電路處於靜止狀態時的電源電流（IDDQ），將電流異常偏大的晶片判定為不良的測試。正常的 CMOS 在靜止時只流過極少電流，因此可將導線橋接缺陷、閘極…
- 分 bin（分級篩選）分 bin（分級篩選）是依測試結果，將半導體晶片不只分為良品與不良品，還依不良種類或運作頻率・功耗等性能分成多個類別（bin）。CPU 與 GPU 會進行速度分 bin，將同一設計…
- 晶圓圖（Wafer Map）晶圓圖是將晶圓上各晶粒的位置與其測試結果（合格與否或 bin）、檢測結果對應記錄的資料，或將其以格狀色彩區分顯示的圖。在後段製程中作為自動挑出良品晶粒的指示，在良率分析中則可從外圍…
- 測試成本（COT）測試成本（COT）是每 1 顆半導體晶片所需的測試費用，由 ATE 等設備的折舊費・耗材・營運費除以完成測試的晶片數求得。大致由「設備每小時成本×測試時間÷同測數」決定，因此主要降…
- 可靠度試驗設備可靠度試驗設備是將半導體元件置於高溫、高電壓、溫度循環等應力條件下，進行預燒（Burn-in）試驗以加速並剔除早期故障，以及進行長期可靠度評估的設備。
- 拉線測試（拉力測試）拉線測試是將掛鉤掛在打線接合後的線弧上向上拉，檢查斷裂時的力量（拉力強度）與斷裂模式的接合品質測試。球脫落或第二焊點脫落等接合部剝離的斷裂代表接合不良。此測試規定於MIL-STD-…
- 推力測試（推球・推晶測試）推力測試是以工具從側面推動接合部使其剝離，透過推力強度與破壞模式檢查接合強度的測試。包括推動打線球形接合部的推球測試（JESD22-B116）、錫球的推力測試（JESD22-B11…
- 彈簧針（Pogo Pin）彈簧針（Pogo Pin）是以套筒內的彈簧使前端針頭伸縮，並以一定壓力接觸端子的接觸針。在半導體測試中，除了在測試座中連接IC端子與測試板之外，也用於測試頭與探針卡的連接。接觸力、…
- 凱文連接（四端點量測）凱文連接（4端點量測）是將通電流的驅動線（force）與量測電壓的感測線（sense）分別接到量測對象，排除配線與接觸電阻的影響，以準確量測微小電阻的方法。用於功率MOSFET的導…
- 懸臂（懸臂樑）懸臂是只固定一端的樑，利用其撓曲量與前端所受力量成正比的特性。在半導體中，它作為原子力顯微鏡（AFM）的探針，以奈米以下的精度量測表面起伏；在晶圓測試的探針卡中，則作為斜向伸出的探…
- 篩選（可靠度篩選）篩選（screening）意為「過篩、分選」，在半導體中是指對出貨前的產品施加應力或測試，剔除很快就會損壞的早期故障潛在品。包括預燒、電壓應力、溫度循環、IDDQ測試，以及剔除統計…
- 抽樣檢驗抽樣檢驗是從產品批次中抽取若干試樣進行檢驗，再依結果判定整批合格與否的方法。比全數檢驗更能減少人力與費用，以AQL（允收品質水準）為基準的抽樣方式已經標準化。在半導體中用於進料檢驗…
最後更新：2026年10月8日