ラッチアップとは、CMOS構造に寄生的に形成されるサイリスタ（pnpn構造）が意図せず導通し、電源とグラウンドの間に大電流が流れ続けて止まらなくなる現象です。いったん発生すると電源を切るまで電流が流れ続け、多くの場合は配線の溶断やチップの焼損という不可逆な破壊に至ります。
原因はCMOSの構造そのものにあります。pMOSとnMOSを隣接して配置すると、基板・ウェル・ソース／ドレイン拡散層によって寄生pnpトランジスタと寄生npnトランジスタが形成され、互いの出力が相手のベースに入る正帰還ループを作ります。この2つのトランジスタの電流増幅率の積が1を超えると、わずかなトリガで導通状態にラッチされてしまいます。
トリガになるのは、端子への過大な電圧印加によって基板やウェルへ電流が注入されることです。入出力端子に電源電圧を超える、あるいはグラウンドを下回る電圧がかかる状況、電源投入時の過渡的な電圧変動、ESD放電、そして宇宙線や放射線による電荷生成（シングルイベントラッチアップ）などが引き金になります。
対策はレイアウトと構造の両面で行います。ウェルと基板のコンタクト（タップ）を密に配置して寄生トランジスタのベース抵抗を下げる、pMOSとnMOSの間隔を確保する、ガードリングで注入電流を吸収する、といった手法が基本です。構造面では、絶縁膜で素子を完全に分離するSOI基板を使えば寄生サイリスタ自体が形成されず、ラッチアップは原理的に起こりません。
評価はJEDEC規格に基づき、端子に規定の電流（±100mA程度）を注入する、あるいは電源電圧を過剰にする条件で、電源電流が異常に増加しないかを確認します。ESD試験と並んで、実使用環境での突発的な破壊に対する耐性を保証する試験項目です。