邏輯合成（Logic Synthesis）是將以HDL（Verilog/VHDL）撰寫的RTL描述，自動轉換為使用標準元件庫（AND、OR、正反器等基本電路的集合）之實際閘級網表的設計步驟。在滿足面積、時序與功耗限制的前提下，一邊最佳化一邊建構電路。
處理流程大致分為以下階段：將RTL轉換為內部表示的「轉譯」、將邏輯最佳化的「最佳化」，以及分配到元件庫中各元件的「映射（技術映射）」。依據SDC等提供的時序限制，以時序驅動方式進行最佳化，是現今的標準做法。
邏輯合成在設計流程中位於RTL與佈局繞線（P&R）之間，合成後的網表會以靜態時序分析（STA）驗證時序。合成品質將大幅影響後續的佈局難易度與晶片的最終效能。
代表性工具包括新思科技（Synopsys）的Design Compiler、益華電腦（Cadence）的Genus等。搭配RTL、HDL、EDA等條目一起理解，即可看出邏輯合成在從規格到佈局的設計自動化流程中所扮演的核心角色。