平面規劃（floorplanning）是晶片實體設計（佈局設計）的第一道工程，決定晶粒的大小與形狀、主要區塊與記憶體等巨集的擺放、輸入輸出（I/O）焊墊的位置，以及電源網路的骨架。常被比喻為建築物的平面圖，後續的佈局繞線都在這個框架內進行，因此平面規劃的好壞會大幅左右晶片的面積、效能與功耗。
平面規劃中決定的主要項目如下。（1）晶粒尺寸與核心區域：考量搭載的電路規模與繞線壅塞後決定，標準元件區域的使用率（utilization）一般以 60～80% 左右為目標。（2）巨集擺放：SRAM、類比 IP、PLL 等大型區塊的位置與方向。沿資料流動方向擺放，避免繞線迂迴。（3）I/O 與凸塊配置：與封裝的端子配置相互對應。（4）電源規劃：決定電源環（power ring）與條帶（縱橫的粗電源導線）的數量與寬度。
平面規劃的特點是失誤事後難以挽回。若巨集之間只留下狹窄通道，繞線會壅塞而使時序無法收斂；電源條帶不足，則會因 IR 壓降使電路變慢。問題若在佈局繞線或簽核階段才發現，就必須從平面規劃重做，因此一般會在初期就執行繞線壅塞與 IR 壓降的估算加以確認。
在先進節點中，平面規劃的考量事項持續增加。小晶片（Chiplet）架構需決定晶粒間介面（UCIe 等）的配置，3D 堆疊需決定 TSV 或混合鍵合焊墊的位置，背面供電（BSPDN）則需在初期階段就決定正反兩面繞線資源的分配。各 EDA 廠商也提供以機器學習自動探索巨集擺放的功能。