CXL（Compute Express Link）是由英特爾主導制定、CXL Consortium 管理的開放標準高速互連規格。它利用 PCIe 的實體層，以一致的記憶體語意連接 CPU、GPU、加速器與記憶體，實現記憶體池化、異質運算與快取一致性。作為解決 AI 伺服器「記憶體容量牆」（大規模 LLM 需要數百GB 記憶體）的次世代架構，2025～2026年間受到的關注急速升高。
CXL 的 3 種裝置類型用途各不相同。（Type 1）加速器：與 CPU 共用快取的裝置（智慧網卡等）。（Type 2）加速器＋記憶體：像 GPU 一樣同時具備運算與本地記憶體的裝置（未來的 AI 加速器）。（Type 3）記憶體擴充裝置：透過 CXL 大幅擴充 CPU 記憶體容量的 DRAM 模組（CXL DRAM）。在 AI 伺服器中，最受矚目的主要是 Type 3 的「記憶體池型」，可將每1個機櫃的記憶體容量擴充到數TB～數十TB。
主要供應商動向方面，三星（CMM-D：CXL DRAM Module）於 2023年送樣全球首款支援 CXL 2.0 的 DRAM 模組，並於 2025年開始量產。SK 海力士（AIM：Accelerator-in-Memory）正在開發搭載 CXL 介面的 PIM（Processing-In-Memory）裝置。美光也在開發 128GB CXL DRAM 模組。CXL 控制器晶片則由 Broadcom、Microchip、Astera Labs 等供應。
從 CXL 實作的製程與設備角度來看，CXL DRAM 模組搭載以最先進 DRAM 製程（1β／1γ nm）製造的 DRAM 晶粒。高整合度的 CXL 控制器晶粒則以 TSMC 5nm／3nm 製造。業界也在討論轉向 2.5D／3D 封裝（CXL DRAM 晶粒＋控制器的 CoWoS／HBM 型堆疊），可能成為先進封裝需求的額外成長動力。
2025～2027年是 CXL 生態系普及的關鍵時期。CXL 3.0（以 PCIe 6.0 為基礎，最高 68GB/s，支援網狀拓撲）已制定完成，可望用於彌補 DDR5 頻寬的不足。在 AI LLM 服務的批次推論中，將 KV 快取存放於 CXL 記憶體池、讓 GPU 記憶體（HBM）專注於運算的架構被看好。資料中心用 CXL 交換器（Astera Labs Aries）與 CXL 記憶體模組市場預計在 2026～2028年急速擴大。