層間介電層（ILD：Interlayer Dielectric）是在多層內連線中，將各金屬導線層之間電性絕緣的膜層。其作用是防止上下或相鄰導線短路，並將導線間的電容（寄生電容）維持在低水準，是左右後段導線製程（BEOL）訊號延遲與功耗的重要膜層。
材料隨世代演進而改變。早期使用以TEOS為原料的SiO₂，為抑制導線延遲（RC延遲），逐步轉向介電常數更低的材料：添加氟的FSG、含碳的SiOC系低介電常數（Low-k）膜，以及導入孔隙的多孔Low-k膜。膜層以CVD或旋轉塗佈形成。
ILD除了需要低介電常數，還須具備填充導線間隙的間隙填充能力、承受CMP的機械強度，以及與抑制銅擴散之阻障層的匹配性等。介電常數越低，電容越小，但膜層也越容易變脆，因此與製程耐受性之間存在取捨。
ILD與銅鑲嵌導線搭配使用，與low-k、TEOS、銅導線、雙鑲嵌等條目密切相關。成膜由應用材料（Applied Materials）、科林研發（Lam Research）、東京威力科創（TEL）等廠商的設備負責。搭配多層內連線條目一起閱讀，即可更清楚掌握ILD在導線層結構中的定位。