PLL（Phase-Locked Loop，鎖相迴路）是產生與輸入參考訊號相位一致（同步）之訊號的電路。能以石英振盪器等輸出的數十MHz穩定參考時脈為基礎，產生其數十倍的數GHz時脈，是CPU與SoC的運作時脈、通訊時脈，以及無線頻率產生不可或缺的類比與數位混合電路。
基本構成有相位比較器（相位頻率偵測器，PFD）、電荷幫浦、迴路濾波器、壓控振盪器（VCO）、除頻器5個部分。將VCO輸出經除頻器除以1/N後的訊號與參考訊號比較相位，再以迴路濾波器將對應偏差的電壓平滑化後回饋給VCO。透過這種回授，除頻後訊號的相位會維持與參考一致的狀態（鎖定），VCO的輸出即為參考頻率的N倍。除頻比不僅可為整數、也可為小數的分數N型（fractional-N）PLL，用於需要精細頻率設定的無線頻率合成器。
PLL的性能以輸出時脈的抖動（jitter，頻域中稱為相位雜訊）、鎖定所需時間、功耗、佔用面積等評估。抖動會直接影響CPU運作頻率的餘裕與高速通訊的錯誤率。在高速串列通訊（SerDes）的接收端，從接收資料本身取出時脈的時脈資料回復（CDR）也使用PLL技術。在先進製程中，將類比部分以數位電路取代的全數位PLL（ADPLL）也被廣泛使用。