建立時間與保持時間（Setup / Hold Time）是正反器等循序電路要正確擷取輸入資料時，在時脈邊緣前後必須滿足的時序限制。建立時間是指資料在時脈邊緣之前必須保持穩定的時間，保持時間則是指資料在邊緣之後仍須維持的時間。
若未遵守這些限制，正反器可能陷入不穩定的中間狀態（亞穩態），輸出無法確定而引發邏輯錯誤。因此，讓所有路徑都滿足建立與保持時間、使時序收斂的「時序收斂（timing closure）」成為設計中的重要步驟。
建立時間違規可藉由降低工作頻率來避免；但保持時間違規與時脈頻率無關，是由導線延遲或時脈偏移（時脈抵達時間的差異）所造成，因此需以插入延遲元件等方式個別修正。這些問題會透過靜態時序分析（STA）進行全面驗證。
時序限制在邏輯合成與佈局繞線中被用作最佳化的目標。可搭配 邏輯合成、rtl、掃描測試 各條目一起閱讀，以理解從功能描述到實際晶片時序驗證的流程。相關工具由新思科技（Synopsys）、益華電腦（Cadence）、Siemens EDA 提供。