PLL（Phase-Locked Loop、位相同期回路）とは、入力された基準信号に位相をそろえた（同期した）信号を作り出す回路です。水晶振動子などが出す数十MHzの安定した基準クロックをもとに、その何十倍もの数GHzのクロックを作ることができ、CPUやSoCの動作クロック、通信のクロック、無線の周波数の生成に欠かせないアナログとデジタルの混在回路です。
基本の構成は、位相比較器（位相周波数比較器、PFD）、チャージポンプ、ループフィルタ、電圧制御発振器（VCO）、分周器の5つです。VCOの出力を分周器で1/Nに割った信号と基準信号の位相を比較し、ずれに応じた電圧をループフィルタで平滑化してVCOに戻します。このフィードバックによって、分周した信号の位相が基準に一致した状態（ロック）に保たれ、VCOの出力は基準周波数のN倍になります。分周比を整数だけでなく小数にできるフラクショナルN型PLLは、細かい周波数の設定が必要な無線の周波数シンセサイザに使われます。
PLLの性能は、出力クロックの揺らぎであるジッタ（周波数領域では位相雑音）、ロックするまでの時間、消費電力、占有面積などで評価します。ジッタはCPUの動作周波数の余裕や、高速通信の誤り率に直結します。高速シリアル通信（SerDes）の受信側では、受信データそのものからクロックを取り出すクロック・データ・リカバリ（CDR）にPLLの技術が使われます。先端プロセスでは、アナログの部分をデジタル回路で置き換えた全デジタルPLL（ADPLL）も広く使われています。