邏輯製程良率爬坡（Logic Process Yield Ramp）是新世代邏輯製程開始量產後，將良率提升到目標水準的一連串製程改善活動。在最先進邏輯製程（3nm・2nm）中，從投片（tape-out，設計完成）到初期量產啟動時的良率多半停留在 30～50% 區間，要達到產品出貨所需的 80% 以上，需要 6個月～2年的改善期間。爬坡速度的快慢，左右著晶圓代工的競爭力與對客戶的供應穩定性。
良率下降的主要原因因世代而異。3nm（FinFET 最後世代）的主要課題是高深寬比鰭片的蝕刻控制，以及 EUV 曝光的隨機性缺陷（Stochastic defects：光子數擾動造成的圖形缺失）。2nm（首度採用 GAA／奈米片）則有奈米片釋放工程（Inner Spacer 形成・Si／SiGe 選擇性蝕刻）的均勻性、閘極絕緣層的 4 面均勻成膜，以及採用 BSPDN 時背面製程整合等新的良率課題浮現。
對良率爬坡有貢獻的設備與技術中，（1）以線上缺陷檢測設備（KLA Teron・29xx 系列）監控每道工程的缺陷密度、（2）以 CD-SEM（Applied Materials VeritySEM・Hitachi High-Tech CG）進行圖形尺寸的統計管理、（3）以 APC（先進製程控制）對蝕刻與成膜進行即時回饋控制、（4）運用機器學習的良率模型（PDF Solutions・KLA Klarity）扮演主要角色。
台積電與三星的爬坡速度比較是業界重要的關注焦點。據報告，台積電 N3 製程自 2022年底開始量產後約 12個月即達成 80% 以上良率，屬業界最快水準。三星 SF3 的良率問題（供應高通、輝達的產品良率不佳）導致三星晶圓代工客戶流失（轉單台積電），成為先進製程爬坡速度決定商業生死的實例。Intel 18A 的爬坡速度則被視為預測 2025～2026年 IFS 事業成敗的指標而受到關注。
對投資人與分析師而言，良率爬坡是最重要的監控指標。晶圓代工的晶圓定價、利潤率與對客戶的供貨分配全都取決於良率，因此各家法說會上經常被問到「N2 的良率進度」。良率爬坡的改善速度與檢測・量測設備（KLA・Onto Innovation・Camtek・Lasertec）的稼動率直接相關，新製程啟動期檢測設備營收急增的模式也被用於產業景氣循環預測。