2nm製程（2nm Process）是指半導體電晶體最小特徵尺寸約相當於2nm節點的製造技術。實際物理尺寸並非2nm，而是依業界標準命名規則所訂的製程世代名稱。台積電的N2（2025年開始量產）與三星電子的SF2（GAA世代）是代表例子，相較前一代3nm製程，可進一步改善功耗、性能與面積（PPA）。
2nm製程最大的特點，是從FinFET結構轉向GAA（Gate-All-Around）電晶體，特別是奈米片電晶體。台積電N2採用奈米片結構，閘極環繞通道四周，大幅提升對電特性的控制能力。三星同樣採用稱為MBCFET（Multi-Bridge Channel FET）的GAA結構。
在微影方面，2nm製程除了大量使用EUV（極紫外光）曝光外，也在評估部分導入High-NA EUV（數值孔徑0.55）。目標是透過在關鍵層（Critical Layer）採用High-NA EUV，減少複雜的多重圖案化（multi-patterning），兼顧產能與尺寸精度。艾司摩爾（ASML）的High-NA EUV設備（TWINSCAN EXE:5000系列）於2024～2025年逐步投入量產。
在材料方面，2nm節點出現以釕（Ru）導線取代銅（Cu）導線、用於窄間距局部導線的趨勢。Cu在導線寬度變窄時，會因表面散射與晶界散射使電阻率急遽上升；而Ru不需阻障金屬，電阻上升也較平緩，因此在M0～M2層級的細線導線上具有優勢。此外，High-k/金屬閘極（HKMG）材料也持續最佳化。
主要客戶預期為蘋果（Apple，A20晶片）、超微（AMD）、輝達（NVIDIA）等，AI半導體與智慧型手機SoC是主要應用。與先行的N3（3nm節點）相比，台積電N2可望在相同功耗下提升約10～15%性能，或在相同性能下降低約25～30%功耗。2nm製程的量產預期將進一步推升半導體設備與材料的投資。