2.5Dパッケージングとは、複数の半導体ダイを1枚の基板上に垂直積層（3D）するのではなく、シリコンインターポーザーやRDL（再配線層）ブリッジといった中間層の上に横並びで搭載し、微細配線で高密度接続する実装方式である。2D実装（パッケージ基板に直接ダイを並べる従来方式）と3D IC（ダイを垂直積層しTSVで貫通接続する方式）の中間に位置づけられることから「2.5D」と呼ばれる。
代表例がTSMCのCoWoS（Chip on Wafer on Substrate）で、GPUダイとHBM（高帯域幅メモリ）スタックをシリコンインターポーザー上に並べ、NVIDIA H100・B200などのAIアクセラレータに採用されている。IntelのEMIB（Embedded Multi-die Interconnect Bridge）はパッケージ基板に埋め込んだ小型シリコンブリッジのみで局所的な高密度接続を実現する、より低コストな2.5D方式である。
2.5Dパッケージングの利点は、3D積層のような貫通配線（TSV）や薄型化ウェハの取り扱いを必要とせずに、チップ間配線を数μmピッチまで微細化しチップ間帯域幅を大幅に高められる点にある。一方でインターポーザーの追加コストと、大面積化に伴う反り（ワーページ）の制御が技術的課題となる。
2.5Dと3D ICを組み合わせたハイブリッド構成（インターポーザー上にHBMを3D積層で搭載する等）も一般的で、AI・HPC向け先端パッケージングでは両技術が併用される。EV Group・SUSS MicroTecのウェハ接合装置、ASMPT・Besiのダイボンダーなどが2.5D/3D共通の製造インフラを担っている。