RTL（Register Transfer Level：暫存器傳輸層級）是將數位電路的行為描述為「暫存器之間的資料傳輸，以及插入其間的組合邏輯」的抽象層級。使用Verilog HDL或VHDL等硬體描述語言（HDL），表達每個時脈週期有哪些資料移到哪個暫存器。
在LSI的設計流程中，它位於規格 → RTL描述 → 邏輯合成 → 閘級網表 → 布局繞線（P&R） → 佈局（layout）此流程的上游。RTL是決定電路功能最重要的輸入，此處的描述品質會大幅左右面積、速度、功耗及驗證的難易度。
RTL以邏輯模擬器進行功能驗證，並以形式驗證（formal verification）確認與規格的等價性。越早在設計階段排除錯誤，返工成本越低，因此重視在RTL階段進行充分驗證。
RTL也是IP核（可重複使用的設計資產，即矽智財）的流通單位，以新思科技（Synopsys）、益華電腦（Cadence）、Siemens EDA等EDA供應商的工具進行合成與驗證。搭配hdl、邏輯合成、eda、IP 核心（矽智財）各條目閱讀，便能清楚了解RTL在整個晶片設計流程中的角色。