Calculator

建立時間・保持時間時序計算工具

IC 設計・記憶體｜所有計算都在瀏覽器內完成，輸入值不會傳送到伺服器。

重點

Setup Slack 為「時脈週期 + 偏移 − 建立時間 − 不確定性 −（tcq + 組合邏輯延遲）」，為負值時需降低頻率或減少邏輯級數。保持時間違反是同一個時脈邊緣資料被追上的「太快」問題，降低頻率無法解決，需插入延遲緩衝器修正。

輸入（單位皆為 ps）

時脈頻率（MHz）時脈到輸出延遲 tcq（最大）時脈到輸出延遲 tcq（最小）組合邏輯延遲（最長路徑）組合邏輯延遲（最短路徑）建立時間 tsetup保持時間 thold時脈偏移（接收端 − 發送端）不確定性（抖動・餘裕，建立側）不確定性（保持側）

建立時間餘裕（Setup Slack）30.0ps

保持時間餘裕（Hold Slack）20.0ps

時脈週期 T500.0ps

這條路徑的最高操作頻率2128MHz

資料到達時間（建立 / 保持）425 / 55ps

每級 15ps 的閘可串接的級數27級

正的時脈偏移（接收端時脈較晚到達）對建立時間有利、對保持時間不利。實際的靜態時序分析（STA）會在各製程・電壓・溫度角落，納入繞線寄生 RC 與晶片內變異（OCV）驗證所有路徑。

頻率	週期	建立時間餘裕	判定
1000 MHz	1000 ps	530 ps	OK
1500 MHz	667 ps	197 ps	OK
2000 MHz	500 ps	30 ps	OK
2500 MHz	400 ps	-70 ps	違反
3000 MHz	333 ps	-137 ps	違反
3500 MHz	286 ps	-184 ps	違反

同步電路要求發送端正反器送出的資料，在下一個時脈邊緣之前（建立時間）抵達接收端，並在邊緣之後一段時間（保持時間）內保持不變。建立時間是「太慢」的問題，邏輯路徑相對於時脈週期太長時發生，降低頻率就能解決；保持時間是「太快」的問題，下一筆資料在同一個邊緣就追上，與頻率無關。

只要有一條路徑的餘裕為負，晶片就無法正確動作。設計後期會以佈局繞線後擷取的延遲進行靜態時序分析，透過時脈樹調整與閘尺寸調整把違反清零，再進行投片（Tape-out）。

時脈偏移對時序有什麼影響？

接收端時脈較晚到達（正偏移）對建立時間有利、對保持時間不利；負偏移則相反。CTS 會刻意利用這點（有益偏移）修正時序。

保持時間違反為什麼不能靠降頻解決？

保持時間比較的是同一個時脈邊緣下的資料到達時間，與時脈週期無關，因此只能增加最短路徑的延遲。

最後更新：2026年10月22日