可測試性設計（DFT：Design for Testability）是在半導體晶片設計階段，預先內建可提高測試效率之電路與結構的設計手法總稱。其目的是在提高製造後不良檢出率（Fault Coverage）的同時，降低測試時間與成本，已成為現代SoC設計不可或缺的技術。
DFT的代表性技術有掃描鏈（Scan Chain）、BIST（Built-In Self-Test）與邊界掃描（JTAG/IEEE 1149.1）。掃描鏈將正反器串聯成移位暫存器使用，使內部節點可從外部控制與觀測。BIST則是在晶片內部內建測試電路，不需外部ATE即可進行自我診斷，其中記憶體BIST（MBIST）尤其普及。
DFT工具市場由新思科技與益華電腦2家寡占，主力產品分別為TestMAX（前身為DFT Compiler）與Modus Test Solution。在先進邏輯晶片中，DFT電路有時會占去設計面積的5～15%，因此管理其與面積、功耗、效能（PPA）之間的取捨，成為DFT工程師的重要工作。
IEEE 1687（IJTAG）標準提供了統一控制SoC內多個IP測試結構的框架，針對小晶片時代多晶粒測試的標準化正在推進。此外，IEEE P2654規範了系統層級的測試存取管理，對包含HBM堆疊與封裝載板在內之系統的測試策略帶來影響。
AI/ML晶片的DFT尤其複雜。在整合數千億個電晶體的晶片中，測試圖樣產生（ATPG）有時需要數週時間，運用機器學習的測試圖樣最佳化正在研究中。在2nm以後的世代，因應GAA結構特有的缺陷模型，以及建立小晶片間介面（UCIe等）的測試方法論，都是當務之急。