單元電容（Cell Capacitor）是DRAM記憶單元的基本構成要素之一，是以電荷形式儲存資訊（0或1）的電容結構。DRAM的1個單元是由1個存取電晶體（1T）與1個電容（1C）構成的1T1C結構。電容能否保持足夠的電荷量（電容值：fF單位），決定資料保持特性（刷新間隔）與S/N比。
隨著DRAM微縮，單元電容的面積縮小，維持所需電荷量（最低20fF以上）成為技術課題。對策包括：①電容的三維化（堆疊型：堆疊高深寬比的筒狀結構；或溝槽型：在矽基板內挖出深溝）；②介電材料的高介電常數化（SiO2→HfO2、ZrO2、SrTiO3等高k材料）；③電極面積的增加（釕電極的表面紋理化）。
在堆疊型電容（Stacked Capacitor）中，深寬比超過50：1的圓筒（筒狀）電容為主流。由於是以圓筒內外的表面積取得電容值，高度愈高，製造難度愈大。存在倒塌（Bridging/Leaning）風險，需要結構支撐技術（Support網狀結構）。蝕刻的深寬比要求是DRAM量產設備中最困難的關卡之一。
電容介電材料是以ALD沉積ZrO2（氧化鋯）、HfO2（氧化鉿）、ZrAlO、TiO2等High-k材料。藉由在降低介電層等效氧化層厚度（EOT：Equivalent Oxide Thickness）的同時維持物理膜厚，可在抑制漏電流的同時提高電容值。與釕（Ru）電極搭配，使ZrO2的高介電常數相（tetragonal相）穩定化的方法為主流。
單元電容製造的主要設備包括高深寬比溝槽蝕刻機（科林研發：Kiyo）、ALD沉積設備（ASM International：PEARL、應用材料：Centura）、CMP設備（應用材料：Reflexion）。單元電容技術是三星、SK海力士、美光競爭力的核心，各公司的詳細製程多半不公開。