階梯覆蓋率（Step Coverage）是表示在薄膜沉積製程中，薄膜對晶圓表面的凹凸（段差）能附著得多均勻的指標。溝槽或孔洞的頂部、側壁與底部膜厚越一致，階梯覆蓋率越好，稱為共形（conformal）。微縮化與高深寬比化越進展，這項成膜品質就越重要。
階梯覆蓋率因沉積方式而有很大差異。原料以直線方式飛來的 PVD（濺鍍）容易在頂面較厚、側壁與底部較薄，階梯覆蓋率較差。另一方面，利用氣相反應的 CVD，特別是交替供應前驅物、每次堆積1層的 ALD，具有極高的階梯覆蓋率，即使是高深寬比結構也能均勻成膜。
若階梯覆蓋率不佳，深溝槽或孔洞的底部與側壁膜層會變薄，或是開口先被封住而在內部留下空隙（void），成為絕緣不良或導線不良的原因。因此會依用途選擇階梯覆蓋率高的沉積方式。
階梯覆蓋率左右層間介電層、阻障層、晶種層、閘極絕緣層等所有薄膜沉積製程的良窳。可搭配 ald、cvd、pvd、aspect-ratio、層間介電層（ILD） 各條目一起閱讀，以理解各種沉積方式的使用時機。相關設備由應用材料（Applied Materials）、科林研發（Lam Research）、ASM International 等公司提供。