IDDQテストとは、CMOS回路が静止している（入力が変化していない）状態で電源から流れる電流（IDDQ：静止電源電流）を測定し、その値が異常に大きいチップを不良と判定する試験です。CMOS回路は原理的に、状態が変化しない間はPMOSとNMOSのどちらかが必ずオフになって電源とグラウンドの間の経路が切れるため、ごくわずかなリーク電流しか流れません。そこに製造欠陥があると電流の経路ができ、IDDQが大きく増えることを利用します。
IDDQテストが検出を得意とするのは、配線同士が意図せずつながるブリッジ欠陥、ゲート酸化膜の欠陥によるリーク、トランジスタが完全にオフにならない状態などです。これらは論理値を比較する機能試験や、信号が0や1に固定される縮退故障モデルのテストでは見逃されやすい一方、電流として現れるため少ない測定点で検出できます。見逃された欠陥が出荷後に故障へ進むことを防ぐ効果があり、品質向上の手段として1990年代に広く普及しました。
試験はテストパターンを途中まで流して回路をさまざまな内部状態に設定し、そのたびに回路が静止するのを待って電源電流を測定する形で行います。数個から数十個の状態で測るのが一般的です。測定には電流が安定するまでの待ち時間が必要なため、状態の数を増やすとテスト時間が延びる点が、機能試験に比べた弱点です。
微細化とともにIDDQテストは難しくなりました。トランジスタのしきい値電圧が下がり、正常なチップでもサブスレッショルドリーク電流が大きくなったため、欠陥による電流の増分が正常なリーク電流のばらつきに埋もれてしまうためです。そこで、状態ごとの電流の差分を見るΔIDDQや、同じウェハの近隣チップとの比較で異常を判定する統計的な手法が使われています。車載向けなど高い信頼性が求められる製品では、今も重要な試験として使われています。