3D NAND 容量・ビット密度 計算ツール
要点
3D NAND の容量は「縦ストリングの数 × 積層数 × 1セルのビット数」で、層数を増やすかビット数を増やすかで伸びます。200層台・TLC のダイは15Gb/mm² 前後に達しています。TLC から QLC にすると容量は4/3倍ですが、しきい値の状態が2倍になって窓が狭くなり、書き込み速度と書き換え耐性が落ちます。
入力
ダイ容量955Gib
ビット密度14.65Gb/mm²
縦ストリングの数1.47×10⁹ 本
セルの総数0.342×10¹² 個
SSD のユーザー容量（16ダイ）1.91TB
既定値は200層台・TLC・1Tb級のダイ（公表されているビット密度15Gb/mm²前後）に合うように置いた目安です。CMOS回路をアレイの下に置く構造（CuA・CMOS under Array）や、別ウェハで作って貼り合わせる構造では、アレイ効率が大きく上がります。
積層数とビット密度
1セルのビット数と読み出しマージン
| ビット数 | しきい値の状態数 | 状態1つあたりのVth窓（全体比） | このダイ構造での容量 |
|---|---|---|---|
| 1 ビット | 2 | 100.0 % | 318 Gib |
| 2 ビット | 4 | 33.3 % | 637 Gib |
| 3 ビット | 8 | 14.3 % | 955 Gib |
| 4 ビット | 16 | 6.7 % | 1274 Gib |
| 5 ビット | 32 | 3.2 % | 1592 Gib |
3D NAND の容量は「層数 × ビット数」で伸びる
平面の NAND フラッシュは、セルを微細化するほど隣のセルとの干渉と蓄積電子数の減少が問題になり、15nm前後で縮小が止まりました。3D NAND は、ワード線と絶縁膜を数百層積んだ上から縦に穴（チャネルホール）を開け、穴の壁に沿ってセルを作る構造で、横方向の寸法を緩めたまま層数で容量を増やします。
もう1つの伸ばし方が1セルあたりのビット数で、TLCからQLCにすると容量は4/3倍になります。一方で状態の数が2倍になるため、しきい値電圧の窓が狭くなり、書き込み速度と書き換え耐性が落ちます。深い穴を一度に開ける高アスペクト比エッチングと、数百層の膜を反りなく積む成膜が、層数を増やすときの主要な技術課題です。