トランジスタ密度（MTr/mm²）計算ツール
要点
ロジックのトランジスタ密度は、NAND2 とスキャンFF の2つのセルの面積から 0.6×(4/NAND2面積) + 0.4×(36/SFF面積) で求める指標が使われます。密度はおおむね CPP × メタルピッチの積に反比例し、Intel 10nm の寸法（CPP 54nm・MMP 36nm）で約100 MTr/mm² になります。ノード名ではなくこの密度で比べるのが公平です。
セル寸法からトランジスタ密度を求める
トランジスタ密度104.3MTr/mm²
セル高さ270nm
NAND2 セル面積43.7×10⁻³ µm²
スキャンFF セル面積0.2916µm²
CPP × MMP（面積スケーリングの指標）1944nm²
100 mm² に載るトランジスタ数1.04×10¹⁰個
既定値は Intel 10nm の公表寸法（CPP 54nm・MMP 36nm・セル高さ約272nm）に近い値で、公表密度 100.8 MTr/mm² に近い結果になります。実チップの平均密度は、SRAM・アナログ・配線領域・未使用領域を含むため、この値より大幅に低くなります。
ムーアの法則による外挿
2036年の密度（外挿）1,670MTr/mm²
倍率16倍
主なプロセスのロジック密度
| プロセス | 密度（MTr/mm²） | 出典の種類 |
|---|---|---|
| Intel 14nm | 37.5 | 公表値 |
| Intel 10nm（Intel 7） | 100.8 | 公表値 |
| TSMC N7 | 約91 | 解析による推定値 |
| TSMC N5 | 約170 | 解析による推定値 |
| TSMC N3 | 約200〜290 | 推定値（セルライブラリで幅がある） |
ノード名ではなく密度で比べる
「5nm」「3nm」といったプロセスノードの名前は、もはやトランジスタの物理的な寸法を表しておらず、各社のノード名を数字だけで比べることはできません。そこで提案されたのが、NAND2 とスキャンフリップフロップという代表的な2つのセルの面積から、1mm²あたりのトランジスタ数を求める指標です。密度はおおむね CPP × MMP の積に反比例し、セル高さのトラック数を減らすことでも上がります。
近年は CPP と MMP の縮小が物理的な限界に近づき、密度向上のペースは鈍っています。代わりに、フィンの本数を減らしてセル高さを下げる、GAA（ナノシート）でトラック数を減らす、裏面電源供給で表側の配線を空ける、nMOS と pMOS を縦に積む CFET にする、といった構造の工夫（DTCO）で密度を稼ぐ段階に入っています。
関連する用語
- ムーアの法則Moore's Law
- DTCO（設計・技術協調最適化）Design-Technology Co-Optimization (DTCO)
- 3nmプロセス3nm Process
- 2nmプロセス2nm Process
- 5nmプロセス5nm Process
- 7nmプロセス7nm Process Node
- GAA（Gate-All-Around）Gate-All-Around
- CFET（相補型FET）Complementary FET (CFET)
- BSPDN（裏面電源供給ネットワーク）Backside Power Delivery Network (BSPDN)
- SRAM（静的RAM）Static Random-Access Memory