IDDQ 測試是在 CMOS 電路處於靜止（輸入不變化）狀態下，量測由電源流出的電流（IDDQ：靜態電源電流），並將數值異常偏大的晶片判定為不良的測試。CMOS 電路在原理上，狀態不變化期間 PMOS 與 NMOS 必有一方處於關閉，電源與接地之間的路徑被切斷，因此只會流過極少的漏電流。若存在製造缺陷就會形成電流路徑，使 IDDQ 大幅增加，此測試即利用這一點。
IDDQ 測試擅長檢出的是導線之間意外相連的橋接缺陷、閘極氧化層缺陷造成的漏電，以及電晶體無法完全關閉的狀態等。這些缺陷在比對邏輯值的功能測試，或訊號固定為 0 或 1 的固定型故障模型測試中容易被漏掉，但由於會以電流形式顯現，只需少量量測點就能檢出。它能防止漏掉的缺陷在出貨後演變為故障，作為提升品質的手段於 1990 年代廣泛普及。
測試方式是將測試圖樣執行到途中，讓電路設定為各種內部狀態，每次等待電路靜止後再量測電源電流。一般在數個到數十個狀態下量測。由於量測需要等待電流穩定的時間，狀態數增加就會拉長測試時間，這是相較於功能測試的弱點。
隨著微縮，IDDQ 測試變得愈來愈困難。電晶體的臨界電壓降低，即使是正常晶片，次臨界漏電流也變大，使缺陷造成的電流增量被埋沒在正常漏電流的變異之中。因此現在採用觀察各狀態間電流差值的 ΔIDDQ，或與同一晶圓上鄰近晶片比較來判定異常的統計手法。在車用等要求高可靠度的產品中，至今仍是重要的測試項目。