欠陥（ディフェクト、defect）とは、半導体の材料やウェハ、回路パターンに生じる、本来あるべき状態からのずれの総称です。結晶の原子配列の乱れ、表面に付着した異物、パターンの断線や短絡、膜中の電気的なトラップまで含む広い言葉で、どの工程で生じ、どの大きさで、デバイスのどの特性を損なうかによって分類されます。
大きく分けると、材料そのものに内在する結晶欠陥と、製造工程で持ち込まれるプロセス起因の欠陥があります。結晶欠陥には、原子1個分の乱れである点欠陥（空孔・格子間原子）、線状に続く転位、面状の積層欠陥や双晶、体積を持つ析出物やボイドがあります。プロセス起因の欠陥には、パーティクル（異物）、CMPによるスクラッチ、洗浄後のウォーターマーク、エッチング残渣、露光やエッチングの不良によるパターン欠陥などがあります。
欠陥がすべて不良につながるわけではありません。回路の動作を実際に損なう欠陥をキラー欠陥と呼び、同じ大きさの異物でも、配線の間に落ちれば短絡を起こし、パターンのない領域に落ちれば無害です。欠陥が不良を引き起こしうる領域の面積をクリティカルエリアと呼び、欠陥密度とクリティカルエリアから歩留まりを見積もるのが歩留まり管理の基本です。
欠陥の検出には、対象ごとに異なる手段が使われます。ウェハ表面の異物やパターン欠陥は光学式・電子線式の欠陥検査装置で、結晶欠陥は選択エッチングで浮かび上がらせるエッチピット観察、X線トポグラフィ、透過電子顕微鏡（TEM）などで調べます。膜中や界面の電気的な欠陥は、リーク電流や容量の測定、少数キャリアのライフタイム測定といった電気的な評価で捉えます。
微細化が進むほど、許容される欠陥の大きさは小さくなります。ゲート絶縁膜が数nmになった世代では数十nmの結晶起因のボイドが絶縁不良を招き、線幅が数nm〜数十nmの配線では、それより小さな異物でも短絡の原因になります。欠陥の低減は材料・装置・工程のすべてにまたがる課題であり、ファブの歩留まりを直接左右します。
