ゲートカットとは、FinFETやGAAのロジック製造で、いったん長く連続して形成したゲート配線を、必要な場所で切断して隣り合うトランジスタどうしを電気的に分ける工程です。メタルゲートを形成した後に切る方式はCMG（Cut Metal Gate）と呼ばれ、先端ノードの標準セルを小さくするための重要な技術になっています。
微細なロジックでは、ゲートやフィンを一定の間隔で並ぶ単純な直線（ライン＆スペース）として形成し、あとから不要な部分を切り取る方式が主流です。複雑な形を直接描くよりも、規則的な線を描いてから切る方が、多重パターニングやEUV露光で寸法を安定して作れるためです。ゲートカットはこの「描いてから切る」流れの一部で、フィンを切るフィンカットと組み合わせて使われます。
切る順番には、ダミーのポリシリコンゲートの段階で切る方式と、メタルゲートに置き換えた後で切るCMG方式があります。ポリシリコンの段階で切ると、その後のメタルゲート形成で切断部の端の仕事関数金属が回り込み、端に近いトランジスタのしきい値電圧がばらつきやすくなります。CMGはメタルゲートを作り終えてから切るため、ゲート端をフィンにより近づけられ、セルの高さを詰められます。
工程としては、切断位置をリソグラフィで指定し、ゲート金属とHigh-k膜を高アスペクト比のドライエッチングで掘り抜いて、空いた溝を窒化シリコンなどの絶縁膜で埋め戻します。切断の幅と位置合わせの誤差がそのままトランジスタの間隔に効くため、エッジプレースメントエラー（EPE）の管理が難しく、EUVによる一括露光や自己整合プロセスが使われます。
関連する技術として、ゲートの代わりに拡散層（アクティブ領域）の端を切って素子を分離するCPODE（Continuous Poly on Diffusion Edge）や、ゲート上に直接コンタクトを置くCOAG（Contact Over Active Gate）があり、いずれも標準セルの面積を小さくするための手法です。
