2nm 製程是什麼

2nm 製程是以台積電的 N2（預計 2025 年量產）、英特爾的 Intel 20A/18A、三星的 SF2 等為代表的次世代先進半導體製程。GAA（Gate-All-Around）奈米片電晶體成為業界標準，並結合埋入式電源軌（BSPDN）、High-NA EUV 曝光、背面導線等創新技術。目標是在效能、功耗效率、密度各方面皆較 3nm 改善 20～30%。

重點整理

GAA（奈米片）電晶體在所有廠商成為標準（完全由 FinFET 轉移）

High-NA EUV（NA=0.55，ASML EXE:5000）開始應用於量產的世代

以 BSPDN（Backside Power Delivery Network）同時改善電路密度與功耗

台積電 N2、英特爾 Intel 18A、三星 SF2 為 3 大製程相互競爭

目標為較 3nm 電晶體密度約 1.5 倍、功耗降低 10～15%

常見問題

2nm 製程最大的技術變化是什麼？

最大的變化是全面採用 GAA 奈米片電晶體。與 FinFET 相比，閘極從 4 面包圍電晶體，可同時降低關閉電流並提升電流驅動能力。此外，導入 BSPDN（背面電源導線）可降低電源雜訊，並改善導線密度。

2nm 製程何時量產？

台積電 N2 於 2025 年開始量產（蘋果訂單率先），英特爾 Intel 18A 預計 2025～2026 年，三星 SF2 則計畫於 2025 年以後量產。計畫可能因 High-NA EUV 的導入時程而變動。

2nm 新需要哪些設備？

新需要的設備包括 High-NA EUV 掃描式曝光機（ASML EXE:5000 系列）、BSPDN 背面加工用的晶圓薄化與 TSV 形成設備，以及 GAA 形成用的高精度 ALE（原子層蝕刻）。

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比較文章

延伸閱讀

製程的其他分類

3nm 製程是指依業界標準「製程節點」命名稱為 3nm 的先進半導體製造技術世代，實際電晶體閘極尺寸在 10nm 級，但在效能、密度、功耗效率方面較前一代（5nm）大幅改善。

5nm 製程是 2020 年前後開始量產的 FinFET 技術成熟世代，以台積電的 N5、三星的 EUV 5nm 為代表。

DRAM 製程是製造揮發性記憶體 DRAM（Dynamic Random Access Memory）的半導體製造技術。

GAA 製程（Gate-All-Around Process）是形成閘極電極完全包圍電晶體通道四周之結構（GAA：Gate-All-Around）的製程技術。

邏輯製程是製造 CPU、GPU、FPGA、SoC 等運算與控制元件之半導體製程技術的總稱，設計上以高速電晶體切換、低功耗、高積集度為最優先。

記憶體製程

記憶體製程是製造 DRAM、NAND Flash、NOR Flash 等記憶體元件之半導體製程技術的總稱。

Minimal Fab（迷你晶圓廠）

Minimal Fab（迷你晶圓廠）是使用直徑 0.5 英吋的迷你晶圓與局部潔淨化技術，不使用無塵室即可製造半導體、適合少量多樣的生產方式。

NAND Flash 製程是製造非揮發性記憶體 NAND Flash 的半導體技術。

所屬主題

製程節點・電晶體（主題）

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