T5503HS2
DDR5・LPDDR5世代のDRAMを対象としたメモリテストシステム。多チャンネル化で同時測定数を確保しつつ、DQS-DQタイミングを自動調整する。
T5503HS2とは
T5503HS2 は、アドバンテストの DRAM 向けメモリテストシステムです。DDR5・LPDDR5 世代を中心に、DDR4・LPDDR4・HBM などを最大 9Gbps で評価できます。
タイミング確度は ±45ps で、4.5GHz の高速クロックをオプションで用意しています。チャンネル数は 16,256 と多く、メーカーは SDRAM テストで業界最高の同時測定数としています。
DQS-DQ のタイミングをリアルタイムに追跡して自動調整する機能と、アルゴリズミック パターンジェネレータ（ALPG）を搭載しています。プログラマブル電源の応答は前機種の4倍速く、既存の T5503 からアップグレードできます。
主な特長
- •最大 9Gbps の評価速度、タイミング確度 ±45ps
- •16,256 チャンネルによる高い同時測定数
- •DQS-DQ タイミングのリアルタイム自動調整
- •電源応答が前機種の4倍、T5503 からアップグレード可能
主な仕様
| 対応デバイス | DDR5・LPDDR5・DDR4・LPDDR4・HBM |
|---|---|
| 最大評価速度 | 9 Gbps |
| タイミング確度 | ±45 ps |
| チャンネル数 | 16,256 |
| 特徴 | DQS-DQタイミング自動調整・ALPG搭載 |
※ メーカーの公開情報に基づく参考値です。構成・オプションにより異なります。正確な仕様はメーカーへお問い合わせください。
スペック比較
複数の機種が掲載している項目を並べています。
| 項目 | アドバンテストT5503HS2 | アドバンテストT5851／T5851ES | Teradyne（テラダイン）Magnum EPIC |
|---|---|---|---|
| 対応デバイス | DDR5・LPDDR5・DDR4・LPDDR4・HBM | UFS 4.0・PCIe Gen5 embedded NAND | LPDDR5・DDR5・GDDR6 |
| チャンネル数 | 16,256 | — | 18,400 ch 超（7 Gbps／ch） |
| 特徴 | DQS-DQタイミング自動調整・ALPG搭載 | — | Near-DUT-Test 技術 |
| 構成 | — | 量産モデル／エンジニアリングモデル | 最大 128 MTU（1 MTU あたり 144 高速ピン） |
1機種だけが掲載している項目（6件）
| 最大評価速度 | 9 Gbps | — | — |
|---|---|---|---|
| タイミング確度 | ±45 ps | — | — |
| 高速モジュール | — | T5851-STM32G（最大 32 Gbps） | — |
| 測定方式 | — | テスタ・パー・DUT | — |
| 主要用途 | — | システムレベルテスト・信頼性／特性評価 | — |
| 電源チャンネル | — | — | 2,000 ch |
※ スペックは各メーカーの公開情報に基づく参考値です。メーカーが公表していない項目は「—」としています。正確な仕様はメーカーへお問い合わせください。
主な用途
- •DDR5・LPDDR5 などの DRAM 量産テスト
- •HBM を含む高速メモリの評価
- •モバイル・データセンター・車載向けメモリ
掲載カテゴリ
T5503HS2は次の装置カテゴリで他社製品と並べて掲載しています。
メーカー
メモリテストシステムのほかの製品
アドバンテストのほかの製品
関連用語
出典・確認した公開情報
最終確認日：2026-10-05